La estructura básica para las declaraciones if-elsif-else en VHDL es:
signal sel, x, y, z : std_logic; process (sel, x, y, z) begin if sel = '1' then out <= x; elsif sel = '2' then out <= y; else out <= z; end if; end process; La cláusula elsif se usa cuando se deben verificar diferentes condiciones anidadas.
No hay más si como una sola declaración. Sin embargo, puede usar if (alguna condición) en otra parte. Esto está anidado si la condición, un ejemplo se ve así:
signal sel, x, y, z : std_logic; process (sel1, sel2, x, y, z) begin if sel1 = '1' then out <= x; if sel2 = '1' then out <= not z; elsif sel2 = '0' then out <= not z; elsif sel1 = '2' then out <= y; else if sel2 = '1' then out <= z; else out <= y; end if; end if; end process;
La condición if anidada solo se verifica si el valor booleano de la condición if principal es falsa y la ejecución entra en la parte else del bucle.
- ¿Existe alguna palabra para la falacia lógica de adoptar un término fuera de contexto?
- ¿Puede la analogía ser efectiva como herramienta para probar o responder algo?
- Lógicamente, ¿podría la lógica misma llevarnos más allá de la lógica?
- Si alguien está haciendo un comentario que implica generalizaciones, ¿cuál es una forma no combativa de responder a argumentos contrarios que involucran evidencia anecdótica?
- ¿Hay alguna forma general de encontrar una respuesta lógica a una pregunta?
[1] http://www.doulos.com/knowhow/vh…
[2] http://vhdl.renerta.com/mobile/s…